61010220李少冉
打砖块之双人对战
我用Verilog，学习的很快，原来的计算器1天就搞定。最后的大系统拖到最后是由于思路的错误。一开始总是想着置数读数，就用了RAM。RAM带来的时钟麻烦让我头昏脑乱，非常难处理。就因为处理RAM搞了一个月，最后实在没办法改用数组。不过这次大的思想转变让我牢牢的记住了2种方案的特点
两个方式的编译结果：
RAM法：
数组法：
可以看到RAM方法是用逻辑门少，编译速度较快。但是外部模块多，更大的问题是时钟非常难处理，尤其是本项目需要不停的读数据，写数据，还有点阵的扫描。这也是我最后改为数组的原因。
由于本项目是4色(无色，红色，绿色，橙色)显示，需要数组十分庞大，为512位一维数组。所以每次编译耗时是RAM法的5倍甚至更多。有时候编译20分钟在Fitter时提示错误，实在是浪费时间。除此，数组消耗逻辑门，导致许多状态无法加入，这是一个硬伤。
从编译报告看，FPGA中的存储部分非常多，但逻辑门元件是十分宝贵的。
本次系统设计让我更加清楚了数字系统的特点。虽然最后效果不甚理想，但是自己也付出了许多。我明白以后做一件事要事先想清楚再开始干。就好比我那1个月的RAM调试，白白浪费时间。还有一点，这次数字系统设计我全部自己设计，自己编写。我的参考资料只有一本书里的几页纸。许多人说网上的代码多得是，CSDN是一个“神奇”的地方。我觉得本课程就是让大家学习语言设计的，直接“拿来主义”与课程的目的相悖。这个课拿别人的东西验收糊弄老师，虽然这样很省事儿，但是我不想，我不甘心就这么否定自己。我坚信自己能做出来。从某一方面说就是坚持，不抛弃，不放弃。坦白的说，数字系统设计，我问心无愧。